VOOHU チップ LAN チップ ネットワーク トランスの選択: PHY マッチング、PoE バイアス、リフローはんだ付け検証

チップ LAN チップ ネットワーク トランスは、ワイヤレス アクセス ポイント、産業用ゲートウェイ、ネットワーク カメラ、小型スイッチなどの最も混雑したインターフェイス領域でよく使用されます。プロトタイプが室温で正常に起動できるからといって、量産された基板が必ずしも安定しているとは限りません。リフローはんだ付け後、PoE 負荷の増加、またはマシン全体が高温環境に入った後、個々のポートが再ネゴシエートされたり、ビット エラーが増加したり、EMC 結果が変動したりする可能性があります。このとき、パッケージの長さと幅のみが比較され、実際の境界が見つからないことがよくあります。デバイスが回路内でどのような機能を実行するか、どのような種類の PHY トポロジと連携するか、DC バイアスが磁気コンポーネントをどのように通過するか、パッドとリフロー プロセスが制御されているかどうかを、同じ検証リストに含める必要があります。

VOOHU 公式 Web サイトにある Chip LAN 製品には、X'fmr+CMC の組み合わせと Cap+CMC の組み合わせの両方があります。これらは同じ製品シリーズに属していますが、回路図上の同じ位置で直接交換できるという意味ではありません。この記事では、事前選択の参考としてアクセス可能な 4 つの公開部品番号を選択し、PHY インターフェイス、PoE バイアス、PCB レイアウト、リフローはんだ付けの最初の製品検査を再利用可能なプロセスに組み込む方法に焦点を当てています。ページフィールドは方向性を確立するために使用され、大量生産の結論は現在のデータシート、回路図、パッケージ図、および物理サンプルによって確認される必要があります。

1. まずリンク内のデバイスの役割を確認し、次にパッケージングと速度を比較します。

X'fmr+CMC と Cap+CMC は名前が似ていますが、回路境界が異なります。

X'fmr+CMC は、チップ構造内にトランスとコモンモードチョークを組み合わせています。公式ウェブサイトの分類によれば、Cap+CMC は容量結合機能とコモンモード抑制機能を組み合わせたものです。選択するときは、最初に PHY メーカーのリファレンス回路に戻る必要があります。つまり、インターフェイスが電流タイプか電圧タイプか、センター タップの接続方法、端子とバイアスの配置場所、リンクに独立した絶縁境界が必要かどうかです。これらはデバイスの外観から推測することはできません。

データレートは、PHY 動作モード、ケーブル配線、テスト方法とともに確認する必要があります。

たとえ両方とも 100/1000BASE-T であっても、Cap+CMC を X'fmr+CMC の無条件の置き換えと見なすことはできません。安全絶縁、耐電圧、およびサージ経路は依然として現在の仕様と完全な機械認証スキームの対象となります。WHLT-4532B-121MGT100/1000BASE-T のパブリック フィールド、WHLT-4532B-151MQT2.5G/5Gベース-T用。レート フィールドは範囲を狭めるのに役立ちますが、ボードレベルのシグナル インテグリティ チェックの代わりにはなりません。差動ペアのインピーダンス、トレースの連続性、ビアの数、リファレンス プレーン、コネクタ、およびケーブルが結合してチャネルを形成します。特定の配線長、ペア偏差、およびリターンロスの制限は、選択した PHY の現在のデータと対応する部品番号に基づく必要があります。レイアウトの際には、各チャネルを可能な限り対称にし、磁気部品付近の基準面の急激な変化を避け、問題を特定するのに便利なテスト条件を最初のバージョンの基板に保持することも必要です。

2. PoE バイアスは、無負荷ラベルだけでなく、DC 条件での公開値に依存します。

PoE ポートの場合、磁気コンポーネントはイーサネット差動信号を伝送するだけでなく、電源供給経路によって引き起こされる DC バイアスや温度上昇にも直面します。WHLT-4532B-121MGTこのページに開示されているインダクタンス フィールドは 120 µH @ 10.8 mA DC バイアスで、製品タイトルには PoE 定格 720 mA が示されています。WHLT-4532B-151MQTこのページで開示されているインダクタンス フィールドは 150 µH @ 10.5 mA DC バイアスで、PoE AT とマークされています。ここでのインダクタンス値には明確なテスト条件があり、同じ条件とトポロジの下でのみ解釈できます。バイアスされた値を他のページの無負荷インダクタと水平方向に直接比較することはできません。また、マシン全体の利用可能な電力を「PoE」という単語だけから導き出すこともできません。

エンジニアリング検証は、電流経路から開始する必要があります。PHY- 側およびケーブル- 側のセンター タップ、電力注入位置、導体のペア間の電流バランス、および最も不利な負荷下でのデバイスの温度上昇をチェックします。プロジェクトでより高い電源レベル、異なるケーブル長、またはより高い周囲温度が必要な場合は、PSE、PD、コネクタ、PCB の銅の厚さ、磁気コンポーネントを同じ動作条件でレビューする必要があります。WHLC-3216A-600M0とWHLC-2012A-801T0露出されたフィールドは非PoE方向であり、回路構成と電流能力を再検討することなく電力注入経路に入るべきではありません。

3. 棚資料番号を使用して予備リストを作成し、超えてはいけない検証境界を書き留めます。

以下の4つの資料番号ページは、検証当日は通常通りアクセス可能です。表内の速度、組み合わせタイプ、サイズ、インダクタンスまたはインピーダンスのフィールドは、公式 Web サイトの公開ページからのものであり、その機能は、プロジェクトの要件を、引き続き情報を要求できる方向にマッピングすることです。これは、代替材料を約束するものではなく、同じパッケージ内のデバイスがパッドを直接共有できることを意味するものでもありません。注文する前に、材料番号とバージョンに一致するデータシート、推奨パッド、およびパッケージング情報を入手する必要があります。

4. リフローはんだ付けと配置は製造終了の問題ではなく、電気的一貫性の一部です

予備リストの本当に役立つ部分は、「それを選択した理由」と「まだ不足している証拠」を同時に除外することです。たとえば、ギガビット PoE ポートは、バイアスされた磁気パラメータと熱条件に重点を置いています。 2.5G/5G ポートには、検証のために高帯域幅でのリターンロス、挿入損失、および PHY イコライゼーション機能も含める必要があります。 Cap+CMC の方向は、まず現在の PHY リファレンス デザインがこの結合構造を許可していることを証明する必要があります。調達チームは類似の部品番号を確認できるだけでなく、ハードウェア チームと製造チームはまだ終了していない図面、パッド、テスト プロジェクトも確認する必要があります。

まずパッド、方向、スチールメッシュをロックしてから、最初の製品の歩留まりについて話し合います。

チップ ネットワーク トランスはサイズが小さく、ピンが密集しています。パッド サイズ、デバイスの方向、ピン 1 マーキング、およびスチール メッシュ開口部で間違ったバージョンが使用されると、仮想はんだ付け、オフセット、ツームストーン、またはチャネル間の一貫性の低下として現れる場合があります。 PCB パッケージ ライブラリは、現在の材料番号の推奨パッドを使用して 1 つずつチェックする必要があります。一般的なパッドは、4532B、3216、または 2012 の外観コードのみに基づいて生成することはできません。最初のピースを実装する前に、ハードウェア、PCB ライブラリ、プロセス、およびサプライ チェーンが共同で材料番号の末尾、パッケージングの方向、ノズルおよび位置決めのベンチマークを確認し、確認されたパッケージング ファイルをバージョン管理に含めることをお勧めします。

リフロー曲線は、現在のデータと実際のプレート温度によって決定する必要があります。

リフローはんだ付けのピーク温度、液相を超える時間、温度の上昇率と下降率は、デバイスの現在のはんだ付けデータ、はんだペーストの要件、および工場の能力に基づく必要があります。厚い銅製の PoE ボード、広いグランド領域、シールド、および隣接するコネクタによって局所的な熱容量が変化するため、デバイス設定はデバイスのはんだ接合部が経験する実際の温度と等しくなりません。最初の段階では、温度測定ボードを使用してデバイスの近くにポイントを配置し、AOI または顕微鏡外観を使用して、はんだ端子の濡れ、オフセット、ブリッジをチェックすることをお勧めします。リンクの問題がリフロー後にのみ発生する場合は、PHY ソフトウェアが直接原因であることを避けるために、はんだ接合部、インダクタンスの変化、デバイスの応力、および PCB の反りも一緒に調査する必要があります。

5. 磁気コンポーネントの周囲のレイアウトでは、差動リターン パスとノイズ分離を考慮する必要があります。

通常、PHY、RJ45、PoE 電源、および ESD 保護デバイスはチップ LAN の近くにあります。リファレンス設計に従って、差動ラインはペアで連続し、迂回を少なくする必要があります。磁気部品は、スイッチング電源または大電流パルス ループの高 dv/dt ノードと交差しないようにする必要があります。ケーブル側保護装置の位置と接地経路は、機械全体の保護戦略に従って配置する必要があります。すべてのボードに適用される固定距離はありません。正しいアプローチは、まずノイズ源、敏感な回路、シャーシのグランド境界を特定し、次に回路図レビュー、ニアフィールド検査、EMC テストを使用してレイアウトが確立されているかどうかを検証することです。

6. 最初の記事の検証を再現可能な 4 つのボードレベルのステップに分割する

最初のステップは回路図のレビューです。デバイスの役割、センター タップ、終端、バイアス、PoE インジェクション、および ESD パスを PHY リファレンス デザインと照合してチェックし、選択した部品番号のチャネル番号とピン定義を確認します。 2 番目のステップはアセンブリのレビューです。推奨されるパッド、ピン 1、パッケージングの方向、ステンシルとリフローのデータを確認し、量産の代表的な条件下で最初のピースの配置を完了します。 3 番目のステップはリンク マトリックスです。既知の通常のピアとケーブルを使用し、ターゲット レート、ネゴシエーション モード、ポート数、温度、電源負荷をカバーし、リンク開始時間、切断、再ネゴシエーション、および指定されたビット エラー インジケータを記録します。 4 番目のステップは最悪のシナリオです。最終的なシャーシ、ターゲット ケーブル、および実際の PoE 負荷における温度上昇、サージ、EMC の結果を確認します。

量産引き継ぎ時には、バージョンとテスト条件も一緒に引き継ぎます。

設計を凍結する前に、最終的な部品番号、データシートとパッケージ図のバージョン、PCB ライブラリ、ステンシル開口部、リフロー曲線、PHY 構成、PoE 負荷条件、リンクおよび EMC の判断限界を、調達、ハードウェア、テスト、および製造の各チームに同期させる必要があります。 PHY、ケーブル、はんだペースト、または磁気コンポーネントのサフィックスが将来変更された場合は、「前回もリンクを開始できた」という結論に頼るのではなく、影響を受けた境界から再検証してください。事前の記録作業は増えますが、量産後の溶接・電源・信号トラブルの判断ミスを大幅に軽減できます。

7. よくある質問（FAQ）

Chip LAN は従来のネットワーク変圧器を直接置き換えることができますか?

パッケージサイズや商品シリーズ名を理由に直接交換することはできません。まずデバイスが X'fmr+CMC または Cap+CMC であるかどうかを確認し、現在の PHY リファレンス回路に従ってセンター タップ、端子、バイアス、絶縁、およびサージ境界を確認する必要があります。パッド、ピンの定義、および認証要件も、対応するサフィックスの現在の情報に基づいている必要があります。

PoE を選択する場合、DC バイアスでのインダクタ値をどのように理解すればよいですか?

DC バイアスのあるインダクタンス値は、このページに記載されているテスト電流とトポロジ条件下でのみ有効です。別の材質番号の無負荷値と直接比較したり、マシン全体の PoE 電力のみに換算したりすることはできません。エンジニアリングでは、センタータップの注入経路、ペア導体の電流バランス、デバイスの温度上昇、PSE、PD、コネクタ、PCB の銅の厚さによって形成される最も不利な動作条件もチェックする必要があります。

4 つの既製資料番号に対して最初のスクリーニングをどのように行うべきですか?

WHLT-4532B-121MGTまず100/1000BASE-T PoE方向で使用できます。WHLT-4532B-151MQT2.5G/5G Base-T PoE 方向の場合。WHLC-3216A-600M0とWHLC-2012A-801T0非 PoE Cap+CMC 方向に属します。この役割分担は、情報要求の範囲を狭めるためにのみ使用されます。最終的には、PHY トポロジ、現在の仕様、推奨パッド、完全なチャネル テストを組み合わせて材料を決定する必要があります。

リンクの問題はリフローはんだ付け後にのみ発生します。最初に何を確認する必要がありますか?

まず、はんだ接合部の濡れ、オフセット、ブリッジ、ステンシルの開口部、デバイスの方向を確認し、次に基板の温度測定記録、局所的な熱容量、PCB の反り、デバイスの応力を確認します。次に、リフロー前後の磁気パラメータ、連鎖、およびエラーの結果を比較します。プロセスとデバイスのステータスが解消された後にのみ、PHY 構成やソフトウェアの問題を引き続き特定するのに適しています。

結論

チップ LAN チップ ネットワーク トランスの価値は、インターフェイス領域の削減だけにとどまりません。最初に回路内の X'fmr+CMC と Cap+CMC の役割を区別し、次にデータ レート、PHY トポロジ、PoE DC バイアス、PCB レイアウト、およびリフローはんだ付けを最初の検証の同じセットに組み込むことによってのみ、サイズの利点が安定した量産ソリューションに変換されます。WHLT-4532B-121MGT、WHLT-4532B-151MQT、WHLC-3216A-600M0そしてWHLC-2012A-801T0現在の公開本棚の予備的な参照として使用できます。最終的な決定は、最新の仕様、図面、納期、物理サンプルに基づいて行う必要があります。